成膜 | Kanade Electronics

成膜は、ウェーハ表面に酸化膜、窒化膜、金属膜、多結晶シリコン、絶縁膜などを作る工程である。半導体チップはシリコンを削って作るだけではなく、薄い材料を何層も積み上げ、それをパターン化することで作られる。

成膜で重要なのは、膜が「付いているか」だけではない。厚さ、組成、密度、応力、段差への回り込み、界面の清浄さがデバイス特性と歩留まりに効く。

何を作るか

半導体プロセスで作る膜は、役割によって大きく分けられる。

同じ材料でも、どこに使うかで要求は変わる。たとえば酸化膜はゲート絶縁膜、素子分離、層間絶縁膜で使われるが、それぞれ必要な膜厚、欠陥密度、耐圧、平坦性は違う。

シリコンを酸素や水蒸気中で加熱すると、表面が酸化されてになる。

熱酸化はシリコン自身を消費して酸化膜を作るため、界面品質が高い。MOSFET のゲート絶縁膜や、古典的な素子分離で重要だった。

酸化には乾式酸化と湿式酸化がある。乾式酸化は成長が遅いが緻密で高品質な膜を作りやすい。湿式酸化は水蒸気を使うため成長が速く、厚い酸化膜を作りやすい。現在の先端ロジックでは純粋な熱酸化膜だけでなく、high-k 材料や界面層との組み合わせでゲート絶縁構造を作る。

CVD は Chemical Vapor Deposition の略で、気体原料を反応させてウェーハ上に固体膜を堆積する方法である。

代表例として、シランと酸素から酸化膜を作る反応がある。

CVD にはいくつかの方式がある。

CVD は段差の側壁や底にも膜を付けやすい。一方で、反応副生成物、膜中水素、プラズマダメージ、膜応力の管理が必要になる。

PVD は Physical Vapor Deposition の略で、物理的に飛ばした原子をウェーハに堆積する方法である。代表的には蒸着とスパッタリングがある。

蒸着では、材料を加熱して蒸発させ、ウェーハ表面へ付着させる。装置構成は比較的単純だが、直進性が強いため深い穴の底や側壁には膜が付きにくい。

スパッタリングでは、Ar などのイオンをターゲット材料にぶつけ、飛び出した原子をウェーハに堆積する。金属膜、バリア膜、シード層でよく使われる。PVD は高純度な膜を作りやすいが、微細な高アスペクト比構造への被覆は課題になる。

ALD は Atomic Layer Deposition の略で、原料ガスを交互に供給し、表面反応を 1 層ずつ進める成膜方法である。1 サイクルあたりの成膜量が自己制限的に決まるため、膜厚制御と段差被覆性に優れる。

ALD は成膜速度が遅いが、立体構造が増えた FinFET や GAA、high-k 絶縁膜、バリア膜では重要である。複雑な形状の全周に均一な膜を作れることが強みである。

成膜後には、膜厚や膜質を測る。

成膜は後のリソグラフィやエッチングの前提になる。膜が厚すぎれば削りきれず、薄すぎれば絶縁やバリアとして足りない。半導体プロセスでは、薄膜の数 nm の差がトランジスタや配線の特性差として現れる。