半導体チップの構造

完成した半導体チップは、シリコンの板の上にトランジスタと多層配線を積み上げた構造になっている。顕微鏡写真では複雑な地層のように見えるが、大きく分けると次の領域で理解できる。

領域	内容	役割
基板	単結晶シリコン、ウェル	素子の土台
FEOL	トランジスタ、素子分離	電流をオン/オフする
MOL	コンタクト、局所配線	素子と配線層をつなぐ
BEOL	多層金属配線、ビア	信号、電源、クロックを運ぶ
保護膜	パッシベーション、パッド	湿気や傷から守り外部接続する

製造順序としては、先にシリコン表面にトランジスタを作り、その後に上へ上へと金属配線を重ねる。回路図で 1 本の線に見えるものも、実際のチップ上では複数の金属層とビアを通って接続されている。

FET

MOSFET は、ゲート電圧でシリコン中のチャネルを作ったり消したりするスイッチである。基本構造は、ソース、ドレイン、ゲート、ボディからなる。

ソース/ドレイン: 電流の入口と出口
ゲート: 絶縁膜越しにチャネルを制御する電極
ゲート絶縁膜: ゲートとチャネルを直流的に絶縁する薄膜
チャネル: ゲート電圧で形成される電流の通り道
ウェル/ボディ: トランジスタが作られる基板領域

nMOS では電子が、pMOS では正孔が主なキャリアになる。CMOS 回路では nMOS と pMOS を組み合わせ、入力が変わる瞬間以外の直流電流を小さくする。

Planar

プレーナ MOSFET は、シリコン表面に沿って平面的なチャネルを持つ構造である。長い間 CMOS の基本構造として使われてきた。

プレーナ構造では、ゲートがチャネルの上面から電界をかける。寸法が十分大きい間はこれでよいが、ゲート長が短くなるとドレイン側の電界がチャネルに回り込み、ゲートで完全にオフしにくくなる。このような短チャネル効果により、リーク電流やしきい値電圧のばらつきが問題になる。

プレーナ世代では、短チャネル効果を抑えるために次のような工夫が使われた。

薄いゲート酸化膜
高濃度のチャネルドーピング
LDD やハロードーピング
ひずみシリコンによる移動度向上
high-k/メタルゲートによるゲートリーク低減

しかし、チャネルを上からだけ制御する構造には限界がある。そこで立体構造のトランジスタへ移行した。

FinFET

FinFET は、シリコンを細いフィン状に立て、その 3 面をゲートで包む構造である。チャネルが立体的になり、ゲートが横からも電界をかけられるため、プレーナより短チャネル効果を抑えやすい。

FinFET の特徴は次の通りである。

ゲート制御性が高く、オフリークを抑えやすい
同じ平面面積でチャネル幅を稼げる
フィンの高さや幅が電気特性に効く
駆動力はフィン本数で量子化される
加工ばらつきがしきい値や電流に影響しやすい

フィンは細く高く作る必要があるため、エッチング形状、表面粗さ、フィン幅ばらつきが重要になる。リソグラフィで線を描くだけでなく、その後のエッチングと成膜で立体形状を正確に作る必要がある。

GAA

GAA は Gate-All-Around の略で、チャネルの周囲をゲートが完全に取り囲む構造である。ナノワイヤやナノシートをチャネルとして使い、ゲートが上下左右から電界をかける。

FinFET ではゲートが 3 面からチャネルを制御するのに対し、GAA では全周を制御できる。これにより、さらに短いゲート長でもオフ状態を保ちやすくなる。

ナノシート GAA では、複数の薄いシリコンシートを上下に積み、その周囲にゲートを形成する。シート幅や枚数で駆動電流を調整できる一方、犠牲層の除去、内側スペーサ、ゲート埋め込みなど、プロセスは複雑になる。

構造	ゲートのかかり方	長所	課題
Planar	上面	構造が単純	短チャネル効果
FinFET	3 面	ゲート制御性が高い	フィン加工、幅の自由度
GAA	全周	さらに強いゲート制御	立体プロセスが複雑

素子分離とコンタクト

トランジスタ同士が基板中でつながると回路にならないため、素子分離が必要である。現在は STI が代表的で、シリコンに溝を掘り、絶縁膜で埋めて隣の素子と分離する。

ソース/ドレインやゲートの上には、金属との接続抵抗を下げるためにシリサイドを作ることがある。その上にコンタクトを形成し、MOL を通して上層配線へつなぐ。トランジスタ自体が速くても、コンタクト抵抗や寄生容量が大きいと回路性能は落ちる。

Metal

チップ上のトランジスタは、金属配線で接続されて初めて回路になる。多層配線は BEOL と呼ばれ、下層には細かい信号線、上層には太い電源線やクロック線が配置される。

配線層は、金属線と絶縁膜の積み重ねでできている。上下の金属層はビアで接続される。

上層配線  M4  ========      ========
             | via |        | via |
中層配線  M3  ====    ========
               | via |
下層配線  M2  ========  ========
               | via |
局所配線  M1  ====  ====  ====

微細配線では、単に抵抗を下げるだけでなく、隣接配線との容量も問題になる。配線遅延はおおまかに RC で決まり、トランジスタが速くなっても配線が信号伝搬の律速になる。

ダマシン配線

銅は抵抗が低く配線材料として優れているが、銅をきれいにドライエッチングするのは難しい。そのため、絶縁膜に先に溝を掘り、そこへ銅を埋め込み、余分な銅を CMP で削るダマシンプロセスが使われる。

工程の概略は次のようになる。

絶縁膜を成膜する
リソグラフィで配線溝やビア穴を作る
バリアメタルを成膜して銅拡散を防ぐ
銅をめっきで埋め込む
CMP で表面を平坦化する

低誘電率の low-k 絶縁膜を使うと配線容量を下げられるが、機械的に弱く、プラズマや洗浄で傷みやすい。配線工程では、電気性能と加工耐性の両方を見て材料を選ぶ。

配線の信頼性

配線には大電流、発熱、機械応力がかかる。代表的な信頼性課題には次のものがある。

エレクトロマイグレーション: 電流で金属原子が移動し、断線やショートを起こす
ストレスマイグレーション: 熱応力でボイドが成長する
TDDB: 絶縁膜が長時間の電界で破壊する
クロストーク: 隣接配線の容量結合で信号が揺れる
IR ドロップ: 電源配線の抵抗で電圧が下がる

ロジックチップでは、トランジスタの密度だけでなく、電源をどう配るか、発熱をどう逃がすか、クロックをどう均一に届けるかが性能を左右する。

チップ全体

1 個のチップには、標準セルで作られたロジック、SRAM、入出力回路、PLL、アナログ回路、ESD 保護素子などが同居する。すべて同じ微細トランジスタで作るのではなく、高電圧 I/O 用の厚い酸化膜デバイスや、アナログ向けの受動素子を混ぜることもある。

製造プロセスは、回路設計に対して設計ルールを与える。最小線幅、最小間隔、ビアの置き方、密度制約、アンテナ制約などは、実際に歩留まりよく作れる形を反映している。半導体チップの構造を理解すると、回路図の背後にある「作れる形」の制約が見えてくる。