チップレット

チップレットは、1 つの巨大なモノリシックチップとして作っていた機能を、複数の小さなダイに分割してパッケージ内で接続する考え方である。CPU コア、GPU、キャッシュ、I/O、アナログ、HBM などを別々のダイとして作り、先端パッケージで 1 つの製品にまとめる。

チップレットは単なる実装技術ではない。半導体製造の目標である「性能向上」と「歩留まり向上」を、前工程だけでなく後工程や設計分割まで使って達成するための技術である。

なぜ分けるか

巨大なチップを 1 枚のダイとして作ると、面積が大きくなるほど歩留まりが下がりやすい。欠陥密度が同じなら、面積が大きいダイほど 1 個の中に欠陥を含む確率が上がる。

ざっくりしたモデルでは、歩留まりは次のように面積に対して悪化する。

Y \simeq e^{-D A}

は欠陥密度、はダイ面積である。実際の歩留まりモデルはもっと複雑だが、「大きいダイほど欠陥に当たりやすい」という直感は重要である。

チップレットでは、大きな機能を小さなダイに分ける。小さなダイは 1 個あたりの歩留まりが上がりやすく、不良ダイを組み立て前に除外できる。これにより、高性能な大規模システムを量産しやすくなる。

性能向上

チップレットは性能面でも有利になることがある。

ロジックとメモリを近づけて帯域を増やす
大きなキャッシュを別ダイとして追加する
I/O ダイを分け、信号品質や電源設計を最適化する
複数の演算ダイを並べて並列性能を上げる
パッケージ上の短い配線で、基板配線より高速・低電力に接続する

特に HBM のような広帯域メモリでは、パッケージ内でロジックダイと近接接続することで、外部メモリより大きな帯域を得られる。チップレットは「小さく分ける」だけでなく、「近くにつなぐ」ことでシステム性能を上げる技術である。

プロセスの使い分け

すべての回路を最先端プロセスで作る必要はない。CPU コアや GPU の演算部は微細なロジックプロセスで作る価値が大きいが、I/O、アナログ、電源、RF、センサは必ずしも同じプロセスが最適とは限らない。

チップレットでは、機能ごとに適したプロセスを選べる。

機能	向くプロセスの例	理由
演算ロジック	先端 CMOS	高密度、高速、低消費電力
SRAM キャッシュ	ロジック近傍の高密度 SRAM	レイテンシと帯域が重要
I/O	成熟プロセス	高電圧、ESD、信頼性が重要
アナログ/RF	専用プロセス	受動素子、ノイズ、線形性が重要
HBM	DRAM プロセス	メモリ密度と積層技術が重要

これにより、最先端プロセスの高いコストを本当に必要な部分へ集中できる。成熟プロセスで十分な機能を無理に先端ノードへ移す必要がなくなる。

接続方式

チップレットでは、ダイ同士をどう接続するかが性能を決める。接続距離、配線密度、寄生容量、消費電力、熱、コストが効く。

代表的な接続方式は次の通りである。

方式	概要	特徴
有機基板上の接続	パッケージ基板上で複数ダイをつなぐ	安価だが配線密度は低め
シリコンインターポーザ	微細配線を持つシリコン基板上にダイを並べる	高帯域だがコストが高い
ブリッジ	ダイ間の一部だけを微細配線でつなぐ	インターポーザより面積を抑えられる
Fan-Out	再配線層でダイ外へ端子を広げる	薄型化や高密度化に向く
3D 積層	ダイを上下に重ね TSV やハイブリッドボンディングで接続する	短距離・高密度だが熱が難しい

オンチップ配線、パッケージ内配線、基板配線では桁違いに性質が変わる。チップレットでは、どの信号をどの距離でつなぐかがアーキテクチャ設計そのものになる。

インターフェース

複数のダイを組み合わせるには、物理的な接続だけでなく、通信プロトコルも必要である。独自インターフェースで最適化する方法もあるが、異なるメーカーや異なる設計チームのチップレットを組み合わせるには、標準化されたインターフェースが重要になる。

チップレット向けのインターフェースでは、次の性質が求められる。

高帯域であること
1 bit あたりの消費電力が低いこと
レイテンシが小さいこと
エラー検出や再送などの信頼性を持つこと
テストや初期化がしやすいこと
将来の拡張に耐えること

標準インターフェースは相互接続性を高める一方、独自設計ほど極限性能を攻めにくい場合がある。チップレット設計では、性能、互換性、開発期間、エコシステムのどれを重視するかを選ぶ必要がある。

Known Good Die

チップレットでは、パッケージへ組み立てる前に各ダイが良品であることを確認する必要がある。これを Known Good Die という。

モノリシックチップなら、完成した 1 個をテストして不良なら捨てればよい。しかしチップレットでは、複数のダイを組み合わせた後に 1 個でも不良が見つかると、他の良品ダイや高価なパッケージ基板まで無駄になる。

そのため、ウェーハテスト、バーンイン、ダイ単体テスト、組み立て後テストをどう組み合わせるかが重要になる。チップレットは歩留まりを上げるための技術だが、テスト戦略を誤るとパッケージ歩留まりで損をする。

課題

チップレットには利点が多いが、問題も増える。

ダイ間通信のレイテンシと消費電力
パッケージ基板やインターポーザのコスト
熱源が分散・集中することによる放熱設計
複数ダイの電源供給と電圧降下
ダイ間のクロック同期
テスト工程の複雑化
複数プロセス、複数ベンダーの品質管理
パッケージ組み立て時の歩留まり

特に熱は難しい。高性能ダイを近くに並べるほど帯域は稼ぎやすいが、発熱密度も上がる。3D 積層では上に載ったダイの熱を逃がしにくい。チップレットでは、回路、パッケージ、冷却を一体で設計する必要がある。

モノリシックとの使い分け

チップレットは常に正解ではない。小さく単純なチップなら、1 枚のモノリシックダイで作る方が安く、低レイテンシで、テストも簡単である。分割すれば必ず良くなるわけではない。

チップレットが効くのは、次のような場合である。

ダイが大きく、歩留まりやレチクルサイズが問題になる
メモリ帯域や I/O 数が非常に大きい
複数のプロセスを混ぜたい
製品展開で同じチップレットを再利用したい
大規模な計算資源をパッケージ内に集積したい

モノリシックはチップ内接続が速く設計も単純になりやすい。一方、チップレットは歩留まり、拡張性、異種統合、再利用性で有利になる。どちらを選ぶかは、製品の規模、必要帯域、コスト、量産数で決まる。

製造技術としての意味

チップレットは、前工程の微細化だけで半導体性能を伸ばす時代から、パッケージとシステム設計も使って性能を伸ばす時代への移行を示している。

半導体製造の目標は、性能を上げることと歩留まりを上げることである。チップレットはこの 2 つを同時に狙う。大きなシステムを小さな良品ダイに分け、必要な機能を適したプロセスで作り、パッケージ内で高密度に接続する。その代わり、テスト、熱、電源、信号品質、組み立て歩留まりまで含めた設計が必要になる。

チップレットを理解すると、半導体製造がウェーハ上の微細加工だけでは完結しないことが見えてくる。これからの高性能チップでは、前工程、後工程、回路設計、アーキテクチャが一体になって製品を作る。